# systemverilog

**Repository Path**: aiwep/systemverilog

## Basic Information

- **Project Name**: systemverilog
- **Description**: 用于学习systemverilog语言，记录一些简单的示例
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2025-06-04
- **Last Updated**: 2025-10-14

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

## iverilog
### 编译步骤
  1. iverilog -g2012 -o sim test.sv testbench.sv
  1. vvp sim
  1. gtkwave wave.vcd
## modelsim的用法
### 编译步骤
  1. vlog -sv test.sv
  1. vsim -c test
  1. run -all
  1. quit -sim
### systemverilog调用c代码
  1. 生成动态库：gcc -shared -o dpi.dll dpi.c
     - win11：gcc -shared -o dpi.dll udp_socket_dpi.c -lws2_32
  1. 编译代码：vlog -sv test.sv testbench.sv
  1. 仿真：vsim -c -sv_lib dpi testbench，接着run
### 遇到的问题
  1. 解决调用c代码问题：https://blog.csdn.net/qq_33300585/article/details/137596744