# CommonVerilogLibrary

**Repository Path**: breaktime1903/common-verilog-library

## Basic Information

- **Project Name**: CommonVerilogLibrary
- **Description**: 部分常见的Verilog HDL库（自己使用）
- **Primary Language**: Verilog
- **License**: MIT
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 0
- **Created**: 2025-09-25
- **Last Updated**: 2025-10-14

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

## 常用的几个Verilog模块

这些是我个人开发下来使用的相对比较多的Verilog模块，目前在这里开源。命名规则尽可能遵循外部信号大写，内部信号小写的原则。 
若需要仿真验证，只需安装IVerilog和GNU Make，执行```make all```即可。

- ### ASYNC_FIFO
    异步FIFO模块
    > 基于本仓库的DUAL_PORT_RAM构建，支持一对位宽相同的读写接口

- ### AXI4_LITE_ADAPTER
    AXI4-Lite协议适配器
    > 目前仅支持32bit对齐访问，共8个32bit配置寄存器，可按照需求进行修改

- ### DUAL_PORT_RAM
    双口RAM模块
    > 添加Vivado的ram_style综合属性，可以被综合成BRAM

- ### HDMI
    HDMI模块
    > 以前课程设计用上了，部分代码为SystemVerilog且添加了Vivado的ODDR和OBUFDS原语，可能需要移植

- ### HEARTBEAT_1PPS
    1PPS心跳生成模块
    > 用于测试时钟源是否正常生成时钟

- ### MDIO_INTERFACE
    MDIO接口模块
    > 用于访问PHY芯片寄存器并测试PHY是否正常工作，建议配合Vivado的VIO模块测试