Open-source high-performance RISC-V processor
逻辑工作站，现在只是个逻辑小工具，可以生成真值表，计算最简式。可在线使用。
HDLGen是一个HDL/RTL生成工具，支持在Verilog里内嵌Perl或Python script来帮助快速、高效地生成期望的设计，支持Perl或者Python的所有数据结构和语法，有若干内嵌函数来提高效率，也支持扩展API，支持自动Instance、自动信号生成、IPXACT、JSON、XML、模板等输入来减少手动工作、提高开发效率、降低出错几率，大大提高IP开发和SOC集成的效率
Open lab for Synopsys ICC2 block level implementation : from floorplan to chipfinish
