# Verilog数字电路设计基础模块

**Repository Path**: ltzjs/verilogBaseModule

## Basic Information

- **Project Name**: Verilog数字电路设计基础模块
- **Description**: Verilog数字电路设计基础模块
- **Primary Language**: Unknown
- **License**: Not specified
- **Default Branch**: master
- **Homepage**: None
- **GVP Project**: No

## Statistics

- **Stars**: 0
- **Forks**: 1
- **Created**: 2023-12-13
- **Last Updated**: 2023-12-13

## Categories & Tags

**Categories**: Uncategorized

**Tags**: None

## README

# 说明

一些数字电路设计的基础模块，不定期更新。大部分含有tb文件。目前用于仿真的工具是使用iverilog+gtkwave 。 
里面有些模块来自互联网~，有些是自己编写的，旨在自己学习的同时也可以集中分享给大家！
如果觉得有什么模块要写的话，也可以留言噢，我会编写通过简单的测试后放上来的~
如果觉得可以的话，还希望各位看官可以给个star噢~  \OvO*

# 仿真说明

使用iverilog与gtkwave进行仿真，若想使用这2个工具，请确保有安装这2个工具 。
当然也可以自行选择自己的仿真工具，能正常使用就行。
如果后续需要知道其他工具的使用方法也可以留言，可能会更新，包括不限于 verilator ，modelsim , VCS , Vivado xsim ...
## Linux-Ubuntu
~~~shell
	sudo apt-get install iverilog gtkwave 
~~~

## Windows
请自行在各个官网下载
* iverilog : http://iverilog.icarus.com/
* gktwave  : http://gtkwave.sourceforge.net/


## 使用说明
请在各个子文件夹下（模块文件夹）输入iverilog与gtkwave的命令，或者使用Makefile等工具自动化编译
~~~shell
	iverilog -g2012 -o wave <top_name>.sv tb.sv
	vvp -n -v wave -lxt2
	gtkwave ./wave.vcd 
~~~

### Makefile 编写指南，可以按照以下格式编写makefile

~~~makefile
IVERILOG=iverilog
IVERILOG_F+= -g2012 -o
VCD2LXT=vvp
VCD2LXT_F= -n -v 
GTK=gtkwave
WAVE = $(shell find ./ -name "wave")
WAVE_FILE= $(shell find ./ -name "*.vcd") # 或者 WAVE_F=wave.vcd
VERILOG_SRC += $(shell find ./ -name "*.sv" -o -name "*.v")

comp:
	$(IVERILOG) $(IVERILOG_F) $(VERILOG_SRC) 

sim: comp
	$(VCD2LXT) $(VCD2LXT_F) $(WAVE)
	$(GTK) $(WAVE_FILE)
~~~
然后在终端输入：
~~~shell
	make comp 
	make sim
~~~
或者
~~~shell
	make sim
~~~
就可以自动编译出波形图。