http://zipcpu.com/about/zipcpu.html ZipCPU是 32 位 CPU RISC，最少指令集 只有加载和存储指令可访问内存 外设都通过Wishbone总线上的内存映射 I/O进行访问。 冯诺依曼架构 流水线架构，预取/解码/读取操作数/执行/回写。算术逻辑单元 (ALU)、 内存单元、 除法和浮点协处理器都可做执行。 可配置CPU。可选择逻辑量，用 LUT换速度

Verilog 实现的802.11 OFDM PHY 解码器 1、完全可综合（在 Ettus Research USRP N210 平台上测试 2、全面支持传统 802.11a/g 3、支持 MCS 0 - 7 @ 20 MHz 带宽的 802.11n 4、使用 Python 解码器进行交叉验证 5、模块化设计，便于修改和扩展 完整文档：http://openofdm.readthedocs.io

OFDM 收发器 此存储库包含正交频分复用 (OFDM) 收发器的 RFSoC 演示。目前OFDM 系统仅与ZCU111+RFSoC2x2和RFSoC4x2的PYNQ 映像 （v2.7） 及更高版本兼容。

基于 IEEE 802.22/11/16 OFDM 的收发器系统 收发独立 MY_SOURCES是verilog代码和tb文件 IPCORE是IP配置，ISE MATLAB是802.22 OFDM信号的matlab的仿真模型 论文 http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8051045&isnumber=7859429

基于 IEEE 802.22/11/16 OFDM 的收发器系统 收发独立 MY_SOURCES是verilog代码和tb文件 IPCORE是IP配置，ISE MATLAB是802.22 OFDM信号的matlab的仿真模型 论文 http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8051045&isnumber=7859429

WiMAX OFDM Phy 的部分 Verilog 实现

verilog实现OFDM基带 开发工具： Quartus II 15.0 (64-bit) Modelsim SE-64 10.2c FPGA型号：Cyclone V SX SoC—5CSXFC6D6F31C6N 硬件平台：SoCKit( Cyclone V) + ARRADIO(AD9361)

记录ad9959的fpga驱动的代码

使用Verilog 通过串口接收激光测距模块数据，按键改变数码管显示内容

Digilent Nexys 视频开发板上的 Xilinx Artix-7 FPGA DP接口

用硬件描述语言在FPGA开发板上开发砸彩蛋游戏机

FL-M32通信处理器

Vivado诸多IP，包括图像处理等

填补市场空白的先进EDA工具，为用户在数字逻辑世界与芯片物理之间，建立高效联结的桥梁：加速设计左移，提升设计生产力，助力用户交付更好的产品。